El flip-flop asíncrono no está controlado por ninguna señal de reloj y el estado se puede cambiar en cualquier momento por el cambio de la señal de entrada.
El circuito básico asíncrono de un flip-flop es una báscula “RS” y su implementación mediante puertas “NAND” se muestra en la Figura 5.6 El diagrama lógico aparece en la Figura 5.5.
La realización de un flip-flop “RS” con puertas “NOR” se muestra en la Figura 5.7. La lógica es un diagrama como el de la Figura 5.8. Estos circuitos no presentan estados intermedios.
Otros flip-flops son circuitos de tipo “SL” (set, latch - blocking) o “EL” (erase - delete, latch). Estos elementos presentan estados prohibidos o estados indeterminados. Los símbolos esquemáticos y lógicos de conexión se muestran en la Figura 5.9 y 5.10.
S |
L |
Q |
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0 |
0 |
Estado previo |
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0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
E |
L |
Q |
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0 |
0 |
Estado previo |
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0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
En la vida diaria, es posible cumplir con dos tipos de control de secuencia. Por ejemplo, la protección de las personas en la entrada del espacio de trabajo del robot, garantizando la entrada segura en la carretera en un semáforo peatonal controlado. En el primer caso hay un cese inmediato del movimiento del robot. En el segundo caso, después de pulsar el botón, primero para despejar la carretera y luego para indicar cruce seguro para los peatones. En el primer caso, es necesario utilizar un flip-flop asíncrono, que significa una respuesta instantánea a las condiciones cambiantes. En este último caso se usa un elemento basculante síncrono que se activa, además de en función de los cambios en la entrada, dependiendo del tiempo. Para las entradas de tiempo se aplica un impulso rectangular. Para cambiar la salida se puede entonces utilizar flanco ascendente o descendente del pulso.
Las entradas al flip-flop síncrono son tres y con etiquetas “J”, “K” y “C” (reloj - Entrada de pulso de reloj). Las salidas son de nuevo opuestas entre sí; la etiqueta “Q” y “ ”. El símbolo esquemático y tabla lógica correspondiente para controlar el flanco ascendente de la entrada de reloj se dan en la Tabla 5.4. El curso temporal de la señal de salida en respuesta a los cambios en las entradas en la Figura 5.12. La Figura 5.13 muestra la lógica de control síncrona para flanco ascendente.
C |
J |
K |
Q |
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0 |
0 |
Estado previo |
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0 |
1 |
0 |
1 |
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1 |
0 |
1 |
0 |
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1 |
1 |
Niega el estado previo |